定位长链：以时序报告为蓝图，精准找出拖慢时钟的组合逻辑链
任何延迟优化的第一步都不是盲目改代码，而是建立精确的时序基线。现代EDA工具（如Vivado、Design Compiler）会报告时序路径的关键路径（Critical Path），它通常指从发射寄存器经组合逻辑到捕获寄存器之间延迟最大的路径。我们需要重点关注“最差负裕量”（WNS）和“总负裕量”（TNS）：WNS提示单条路径的紧张程度，TNS则反映整个设计时序收敛的健康度。使用工具对延迟贡献进行排序，往往能发现瓶颈集中在少数几级级联的加法器、比较器或大型多路选择器上。
定位关键路径时，不要只看静态时序报告，还应该结合布线后的真实寄生参数。综合阶段的预估值可能偏差20%-30%，而布局布线后能反映实际线延迟。对于高频系统，长走线甚至超过门延迟。此时，通过“增量布局”或“物理综合”重新优化指定路径，往往比修改RTL更高效。另外，设计中可能存在多条起点终点相近的相似路径，利用“路径分组”功能统一观察。记下每条关键路径的扇出与负载情况，若一个信号驱动了十几个寄存器，其延迟会显著增加，需要插入复制缓冲器或调整扇出。
在定位完成之后，可以画出从起点到终点的时序路径图，并用延迟直方图显示每级逻辑贡献。通常我们会发现超标原因不只是某一级太慢，而是整条链上几级都有不同程度的余量损耗。通过这样的“路径量化”，后续的切割或重组才有明确依据，不至于盲目增加寄存器或修改算法。所以，一份准确、层级清晰的时序报告，就是整个延迟优化工程的蓝图。
流水线切割：在组合路径中插入寄存器，将大延迟拆分为多级小延迟
当单周期关键路径延迟超过时钟周期约束时，最直接、最有效的工程手段就是采用流水线。其基本思想是：把原本需要一次完成的组合逻辑链，通过插入寄存器（同步触发器）分隔成若干个小段，每段延迟都小于目标时钟周期。例如一个64位加法器延迟约3-4ns，若时钟要求2ns，则可以先将低位部分和的生成交给第一级，再将进位传播和最终结果放在第二级。代价是数据需要等待两拍输出，但系统的时钟频率可以提升近一倍，吞吐率随之翻番。
应用流水线需要注意几个要点。第一，必须保证切割点之间无组合环路或异步反馈，否则时序不可收敛。第二，插入寄存器会带来额外的面积和功耗，并且增加数据输出的隐形延迟（Latency）。在很多实时控制系统中，过高的流水深度可能导致响应不及时，因此需要权衡。第三，寄存器本身也有建立时间和传播延迟（约100-200ps），过度细分的级数不仅不能提升频率，反而会让寄存器开销占据主导。经验法则是最优流水段延迟大致是寄存器寄存器延时的5-10倍。
同时，输入输出端的时序余量也需配套调整。若数据在流水线各级之间宽度变化（如经过移位后位宽减少），可以在末端添加“同步对齐寄存器”，保证各分支数据路径延迟相同。另外还要注意时钟偏斜（Clock Skew）：插入的寄存器越多，对时钟树质量要求越高。使用使能信号控制流水线停顿时，需避免产生毛刺。综合实践表明，合理划分流水线后，关键路径可能转移到原来的下一级最长路径，这是好现象——因为我们成功通过“时空转换”让最坏路径平衡化。这时再结合工具的重定时功能，自动将寄存器跨两级门移动，进一步优化不均匀分配，把延迟裕量均匀化。
逻辑重组与时序平衡：优化多输入运算树，让每条输入路径延迟近似相等
很多时候，关键路径并非因为逻辑太多，而是因为树形结构不平衡：某个输入信号到达最晚，却要经过一整条串联链。例如计算A+B+C+D时，若编译器生成( (A+B)+C)+D的左结合树，那么延迟为3级加法；如果改用(Widow)平衡树：先算(A+B)和(C+D)（两级并行），再将结果相加，总延迟只有2级加法，关键路径缩短33%。类似思路广泛应用于乘法器部分积累加、比较器数量较多的排序网络以及查找表逻辑。
对于更复杂的组合函数，如多操作数计算(A*B + C*D + E*F)，采用乘积和树形折叠，可以显著缩短进位传播链。同时，使用“运算符重排”规则：优先处理到达更晚的信号，因为如果让晚到信号多经过几级门，路径将雪上加霜。例如一个表达式F = ((a | b) & c) ^ d，如果信号d比a晚到3ns，那就就不应把d放在最外层运算，而应改写为(d ^ (c & (a | b)))的等价结构吗？实际中需要利用德摩根定律和分配律重组，把晚到信号放在离输出最近的位置。
另一种逻辑重组手段是采用进位保存算术（CSA）。在多个加法器串联时，不用每级都对完整结果进位传播，而只保留和向量与进位向量，最后仅在一个快速加法器（如超前进位）里合并。这会大幅减少链式进位延迟。对于比较器链（如共模电压检测），也可以将串联比较改为两级分布式比较。时序平衡则强调：通过调整逻辑门的尺寸和路径上的缓冲区数量，使各输入到输出的延迟差距最小。通常在综合工具中设置“按延迟优化”选项，工具会自动插入缓冲器或重构逻辑锥，甚至使用多阈值电压单元优化，让最慢的一路获得高驱动强度，而快路径则适当减速，从而消除毛刺和竞争。
若遇到“瓶颈输入”，也可使用时序感知的工艺映射。比如在FPGA中，将关键信号分配给专用快速输入引脚；在标准单元中，允许该信号使用低阈值（低Vt）单元提速。通过对关键路径的输入到达时间排序，逐级决定能否用并联独热码结构，或将串联译码改为编码树。总之，这一阶段的目标是让组合延迟从“等差数列”变成“开根号式”下降，关键路径长度大幅收缩。
加速器协同：从架构与工艺两端发力，突破关键路径的物理极限
在逻辑重组仍不能满足约束时，优化视角必须从“门级”扩展到“系统级”。首先，使用专用硬件加速器将复杂运算从通用可编程逻辑中剥离。例如，如果关键路径来自CRC校验的循环计算，可以采用并行CRC查表结构，一次处理多比特数据；或者如果来自浮点除法运算，改用牛顿迭代专用IP核。通过“函数替换”让ALU（算术逻辑单元）不再成为瓶颈，关键路径自然消失。这种协同还包括利用分时复用：将同一运算拆到多个节拍，降低单拍组合深度，同时保留正确性。
另外，利用系统层面的流水线结构调整，配合同步FIFO做数据缓冲。例如某些应用需要“先处理后判断”，如果判断信号是关键路径的一部分，可以采用预测机制：先假设默认分支并预计算，若判断错误则用多路选择器切换结果。分支预测虽增加面积，但避免了等待判断逻辑完成再计算的串行延迟。类似技术如前瞻进位、先行借位等，都是加速器的思想在低速逻辑上的变体。
工艺方面，在选定FPGA或ASIC库后，可以通过Floorplan（布局规划）将关键模块放置得临近。物理上缩短布线距离，减少互容感和线延迟。必要时插入中继寄存器（Registers in the interconnect），不过这会改变时序，仅适用于长距离链路。对于芯片制造工艺，低阈值电压单元、多栅氧化层和偏置技术（如体偏压）可帮助末尾物理实现团队“抢救”时序。对于板级系统，还可用更快的接口（如SerDes代替并行总线）避免外部等待成为关键路径。总而言之，加速器协同的核心是跨界思考：延迟不仅仅存在于逻辑门之间，更存在于数据搬运、算法结构和决策顺序中。通过软硬协同、算法流水与物理邻近的联合优化，往往能把原以为“无解”的关键路径缩短到可收敛范围。最终目标是：让每个时钟沿的数据都能在约束抵达前稳固建立，实现高性能、高能效的可靠计算。
